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Präsenzeinheit 8 (2 Tage): FPGA-Debugging und Logic Analyzer

 

Zielsetzung

  • Spezifikation und Verwendung der VIVADO IDE Debug Cores
  • Effiziente Nutzung des VIVADO LoGIC Analysators
  • Implementierung der VIVADO Debug Cores mit Hilfe der Netzlisteninsertion oder der Instantiierung in der VHDL Beschreibung
  • Hinweise für die effektive Nutzung von internen Testpunkten
  • Optimierung der Designperformance bei der Nutzung von VIVADO Debug Cores
  • Beschreibung unterschiedlicher Methoden für die Datenaquisition, inklusive Datenspeicherung, Skripting und Spezifikation spezieller Triggerereignisse

 

Agenda

1. How the Vivado Logic Analyzer Works


  • Debugging Flows
  • Debug Cores

2. Adding the Debug Cores – Netlist Insertion Flow


  • Vivado IDE Logic Debug Support
  • Using the Netlist Insertion Debug Probing Flow
  • Using the Vivado Logic Analyzer

3. Instantiating the Debug Cores – HDL Instantiation Flow


  • Instantiation Process of Cores
  • ILA Core and Options
  • VIO Core

4. Debug Flow in the IP Integrator


  • IP Integrator Overview
  • Debug Core Integration in IPI

5. Triggering and Visualizing Data


  • Trigger Settings
  • Views
  • Saving and Restoring Captured Data
  • Debugging at Device Startup

Übungen Präsenzeinheit 8

Übung 1: Inserting a Debug Core Using the Netlist Insertion Flow

Übung 2: Adding a Debug Core Using the HDL Instantiation Flow

Übung 3: Debugging Flow – IPI Block Design

Übung 4: Tips and Tricks

Übung 5: VIO Tcl Scripting

Übung 6: Remote Access (optional)