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Präsenzeinheit 6 und Präsenzeinheit 7 (jeweils 2 Tage): Entwicklungsvorgang und FPGA-Schaltungstechnik

 

Zielsetzung

  • Definition der "UltraFast Design Methodology"
  • Identifikation der Schlüsselparameter zur Optimierung der Timing- / Flächenvorgaben
  • Definition eines korrekt spezifizierten FPGA Designs
  • Optimierung der VHDL Beschreibung zur Effizienzsteigerung der benötigten FPGA Ressourcen bzw. zur Erzielung der Timingvorgaben
  • Empfohlene Verwendung der RESET Strukturen
  • Verwendung von unterschiedlichen Sysnchronisationstechniken zur Vermeidung der Metastabilität und zur Optimierung der Hardware Verifikation
  • Verwendung des "VIVADO Clock Interaction" Reports
  • Definition der Methodik für die Timingoptimierung ("Timing Closure")
  • Die Verwendung der Xilinx XDC Constraints für die Beschreibung von ungültigen Pfaden, Pfaden mit definierten Ausnahmen oder Pfaden die in mehreren Takten durchlaufen werden können (timing exceptions, false paths, multi-cycle path constraints)
  • Verwendung der statischen Timinganalyse zur Analyse der Verzögerungszeiten
  • Verwendung von speziellen XDC I/O Vorgaben zur Spezifikation von externen Komponenten
  • Beschreibung der verschiedenen Syntheseoptionen zur Verbesserung der Designperformance

 

Agenda

1. UltraFast Design Methodology Checklist


2. FPGA Design Methodology


  • Device and System Architecture
  • HDL Coding Techniques
  • Pin Planning and Floorplanning Methodology

3. HDL Coding Techniques


  • Introduction
  • Control Sets
  • Control Signal Design Tips
  • Design Tips

4. Reset Methodology


  • Fundamentals
  • Why Reset?
  • Reset Recommendations
  • Reset Workarounds

5. Synchronization Circuits and the Clock Interaction Report


  • Single Bit Synchronization Circuits
  • Bus Synchronization Circuits
  • Clocks and Synchronizers

6. FPGA Design Techniques


  • Duplicating Flip-Flops
  • Pipelining
  • I/O Flip-Flops

7. Accessing the Design Database


  • Finding Objects
  • Object Properties
  • Object Connectivity

8. Static Timing Analysis and Clocks


  • Setup Checks and Clocks
  • Timing Reports
  • Hold Checks
  • Generated Clocks
  • Multiple Clocks

9. Inputs and Outputs


  • Creating Input Delays
  • Creating Output Delays
  • Using Virtual Clocks

10. Timing Exceptions


  • Multicycle Paths
  • False Paths
  • Max/Min Delay Exceptions
  • Constraint Priority

11. Timing Closure


  • Techniques to Isolate Common Bottlenecks
  • Last Mile Strategies

Übungen Präsenzeinheit 6 und 7

Übung 1: Vivado IDE Database

Übung 2: Vivado IDE Clocks

Übung 3: I/O Constraints

Übung 4: Timing Exceptions Synthesis Techniques

Übung 5: Resets

Übung 6: SRL and DSP Inference 

Übung 7: Timing Closure and Design Conversion

 

Empfohlene vertiefende Inhalte

Anhang: Timing Constraints Review

Anhang: Synchronization Circuits and the Clock Interaction Report

Anhang: Replication, Fanout, and Physical Optimization

Anhang : Pipelining lab

Anhang: Handling Vivado Design Suite Objects in the GUI