Präsenzeinheit 6 und Präsenzeinheit 7 (jeweils 2 Tage): Die FPGA Design Technik



Übungen Präsenzeinheit 6 und 7

Übung 1: Vivado IDE Database

Übung 2: Vivado IDE Clocks

Übung 3: I/O Constraints

Übung 4: Timing Exceptions Synthesis Techniques

Übung 5: Resets

Übung 6: SRL and DSP Inference 

Übung 7: Timing Closure and Design Conversion

Empfohlene vertiefende Inhalte

Anhang: Timing Constraints Review

Anhang: Synchronization Circuits and the Clock Interaction Report

Anhang: Replication, Fanout, and Physical Optimization

Anhang : Pipelining lab

Anhang: Handling Vivado Design Suite Objects in the GUI