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Präsenzeinheit 5 (2 Tage): Schaltungssimulation mit VHDL

 

Zielsetzung

  • Beschreibung und Verwendung der VHDL Testbenches
  • Verwendung existierender Packages zur Beschreibung wiederverwendbarer Funktionen
  • Erzeugung eigener Packages zur Beschreibung wiederverwendbarer Funktionen
  • Erzeugung von selbst-testenden Testbenches
  • Beschreibung von realistischen Simulationsmodellen
  • Verwendung von File I/O zur dynamischen Speicherung von Simulationsdaten
  • Verwendung von File I/O zur Erzeugung von Eingangstestdaten
  • Verwendung von Parametern (Generics) zur Beschreibung von wiederverwendbaren Funktionen und Komponenten

 

Agenda

1. Review of Transport and Inertial Delays


2. ​​​​​​​Simulation Concepts


  • Different Types of Testbenches
  • the self-testing testbench

3. Stimuli Generation


  • Bus Functional Models (BFM)
  • Analog type stimulus
  • random stimulus

4. Attributes used for VHDL Simulation


  • checking the behavior
  • checking the timing
  • 'STABLE
  • 'LAST_EVENT

5. Access Type Techniques and Blocks


6. ​​​​​​​Utilizing File I/O


​​​​​​​7. Modeling external Components


  • External UART
  • External ADC
  • External DAC
  • External Memory
  • External μController

Übungen Präsenzeinheit 5

Übung 1: Flexible Functions

Übung 2: Linked Lists with Access Types

Übung 3: TextIO Techniques

Übung 4: Creating Real-Word Simulations