Präsenzeinheit 3 und Präsenzeinheit 4 (jeweils 2 Tage): Die VHDL Synthese

Zielsetzung

Agenda

Übungen Präsenzeinheit 3 und 4

Übung 1: Using the Tools, Data Types, Concurrent Operations

Übung 2: Using Concurrent Statements, Processes and Variables

Übung 3: Designing a Simple Process

Übung 4: Simulating a Simple Design Creating Memory

Übung 5: Building a Dual-Port Memory Finite State Machines

Übung 6: Building a Moore Finite State Machine Targeting Xilinx FPGAs

Übung 7: Xilinx Tool Flow

Übung 8: Using Loops

Übung 9: Building Your Own Package Interacting with the Simulation

Übung 10: Building a Meaningful Testbench

Referenz

VHDL REFERENZ Tables