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Präsenzeinheit 3 und Präsenzeinheit 4 (jeweils 2 Tage): Schaltungssynthese mit VHDL

 

Zielsetzung

  • Überblick der Hardware Beschreibungssprache VHDL
  • Erarbeitung der Unterschiede zwischen Verhaltungsbeschreibung und struktureller Beschreibung
  • Erarbeitung der Unterschiede zwischen Beschreibung einer Komponente für die Simulation und einer synthesegerechten Beschreibung dieser Komponente
  • Verwendung von skalaren und zusammengesetzten (composite) Datentypen
  • Verwendung von seriellen und nebenläufigen Anweisungen zur Steuerung des Datenflusses
  • Beschreibung von Basiskomponenten unter Verwendung häufiger VHDL Konstrukte
  • Finite State Machines (FSMs)
  • Beschreibung von Automaten (Finite State Machines FSM)
  • Beschreibung von RAM/ROM Datenstrukturen
  • Einführung in die VHDL Simulation
  • Definition der grundlegenden Regeln zur Modellierung von Komponenten

 

Agenda

1. Introduction to VHDL


  • Component Instantiation
  • Behavioral Descriptions
  • Concurrent Signal Assignment
  • Process Statement
  • Sequential Statements

2. Behavioral Modeling


  • Introduction to Behavioral Modeling
  • Transport and Inertial Delays
  • Driver Creation
  • Generics

3. Sequential Processing


  • Process Statement
  • Signal Assignment versus Variable Assignment
  • Sequential Statements
  • IF Statement
  • CASE Statement
  • LOOP Statement
  • WAIT Statements

4. Object Types


  • Signal
  • Variable
  • Constant

5. Data Types


  • Scalar Types
  • Composite Types
  • File Types

6. Subprograms and Packages


Subprograms

  • Functions
  • Conversion Functions
  • Procedures

Packages

  • Package Declaration
  • Deferred Constant
  • Subprogram Declaration
  • Package Body

7. Predefined Attributes


  • Value Kind Attributes
  • Function Kind Attributes
  • Signal Kind Attributes
  • Type Kind Attributes
  • Range Kind Attributes

8. Generate Statement


9. Simple Testbench


Übungen Präsenzeinheit 3 und 4

Übung 1: Using the Tools, Data Types, Concurrent Operations

Übung 2: Using Concurrent Statements, Processes and Variables

Übung 3: Designing a Simple Process

Übung 4: Simulating a Simple Design Creating Memory

Übung 5: Building a Dual-Port Memory Finite State Machines

Übung 6: Building a Moore Finite State Machine Targeting Xilinx FPGAs

Übung 7: Xilinx Tool Flow

Übung 8: Using Loops

Übung 9: Building Your Own Package Interacting with the Simulation

Übung 10: Building a Meaningful Testbench

Referenz

VHDL REFERENZ Tables

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