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Präsenzeinheit 2 (2 Tage): Die FPGA Architektur

 

Zielsetzung

Funktionale Beschreibung 6-Input LUT und der SLICES/CLBS der 7-Series FPGAs

Spezifikation der CLB Resourcen und der verfügbaren SLICE Konfigurationen

Spezifikation der Block RAM, FIFO, und DSP Resourcen

Spezifikation der I/O Zellen sowie der ISERDES/OSERDES Einheiten

Spezifikation und Verwendung der MMCM / PLL Einheiten sowie der Taktverteilungseinheiten

Definition und Verwendung der Hard IPs zur Implementierung der High-Performance DDR3 Schnittstellen

Beschreibung zusätzlicher Hard IP Zellen der 7-Series FPGAs

 
Agenda

1. 7 Series FPGA Overview


  • 7 Series Families
  • Architecture
  • Dedicated IP

 

2. CLB Architecture


  • CLB Structure and Routing
  • Slice Resources
  • Distributed RAM/SRL
  • Using Slice Resources

3. Slice Flip-Flops


  • Control Sets
  • Designing Resets
  • Other Reset Considerations

4. Memory Resources


  • Block RAM Capabilities
  • FIFO Capabilities
  • Using Block RAM Resources

5. DSP Resources


  • DSP Overview
  • 7 Series FPGA DSP Slice
  • Pre-Adder and Dynamic Pipeline Control Advantages
  • IP Support and Inference

6. I/O Resources


  • SelectIO Interface Electrical Resources
  • SelectIO Interface Logical Resources
  • Power Savings
  • Using SelectIO Interface Resources

7. Clocking Resources


  • Clock Networks and Buffers
  • Clock Management Tile
  • Usage Models
  • Using Clock Resources

8. Memory Controllers


  • Phaser and I/O FIFOs
  • Memory Controller
  • Memory Interface Generator (MIG)

9. Dedicated Hardware


  • Serial Gigabit Transceivers
  • PCI Express Technology Interface
  • XADC and AMS

10. Coding Techniques


  • Hierarchy
  • Control Sets
  • Synthesis Options

Übungen Präsenzeinheit 2

Übung 1: CLB Resources, Memory Resources

Übung 2: Memory Resources, DSP Resources

Übung 3: DSP Resources

Übung 4: I/O Resources

Übung 5: Clocking Resources