VIVADO HLS

Seit der Erfindung der FPGAs hat sich die Entwicklungsmethodik von der Eingabe mit Stromlaufplan bis hin zur Modellierung eines Systems auf RTL Ebene stetig verändert. Allerdings erfordern diese Methoden zusätzlich zur Beschreibung der gewünschten Funktionalität auch die genaue Definition der im FPGA abzubildenden Strukturen wie z.B. Pipe Lining, Latenz, Datendurchsatz oder Fläche. Die neue, als HLS bezeichnete Methode, entlastet den FPGA Entwickler durch eine Systemmodellierung auf einer abstrakten Ebene. Die HLS erlaubt es dem FPGA Designer sich nur auf die gewünschte Funktionalität zu konzentrieren, ohne die exakte Implementierungsart definieren zu müssen. Die Verwendung der ‚C‘-basierenden Programmiersprachen wie ‚C‘, ‚C++‘ und ‚SystemC‘ automatisiert die Implementierung und die Optimierung des FPGAs durch die Umsetzung der ‚C‘-basierenden Beschreibung auf die RTL Ebene. Die signifikanten Vorteile der neuen Methodik bei der Verifikation und Implementierung sind offensichtlich. Z.B. kann ein in ‚C‘, ‚C++‘ oder ‚SystemC‘ beschriebener Algorithmus wahlweise auf Geschwindigkeit, Latenz, Fläche usw. automatisch umgesetzt werden und erlaubt somit einen einfachen Vergleich der Resultate. Die weit verbreitete Verifikation auf der ‚C‘ Ebene erlaubt zusätzlich die frühe Erkennung der Designfehler. Beide Vorteile können daher die Entwicklungszeit der FPGA Projekte erheblich verkürzen und die Qualität steigern.


Anwendbare Technologien

  • XILINX FPGAs
  • ZYNQ Derivate

Voraussetzungen

  • Grundlagenwissen in VHDL / Verilog sind von Vorteil
  • Grundlagenwissen in C-Sprachen sind von Vorteil

Termine


23.11.2020 | München
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16.02.2021 | Frankfurt
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10.05.2021 | Freiburg
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02.08.2021 | Stuttgart
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22.11.2021 | München
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Dauer und Kosten


Dauer: 3 Tage

Kosten: 2.100,00 €
netto pro Teilnehmer inklusive ausführlicher Schulungsunterlagen sowie Pausengetränke und Mittagessen

Ansprechpartner


Michael Schwarz

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