VIVADO Design Suite Static Timing Analysis and XILINX Design Constraints

Bei der Vivado™ Design Suite handelt es sich um eine stark integrierte Entwicklungsumgebung, die auf einer systemorientierten Generation von Werkzeugen basiert. Das Rückgrat hierfür bilden eine übergreifende, skalierbare Datenbasis und eine einheitliche Testumgebung. Gleichzeitig führt die verstärkte Verwendung von Industriestandards wie z.B. AMBA® AXI4, IP-XACT, Tool Command Language (Tcl), Synopsys® Design Constraints (SDC) etc. zu einer einfachen Erweiterbarkeit oder zur vereinfachten Automatisierbarkeit des Entwicklungsablaufs.
Dieser Kurs bespricht detailliert die Erstellung von XDCConstraints und die Durchführung der statischen Timinganalyse. Des Weiteren kommen die korrekte Verwendung der FPGA-Ressourcen und die effektive Nutzung der Vivado™Design-Datenbasis für z.B. Analysezwecke zur Sprache. Zusätzlich werden diverse FPGA-spezifische Design-Tipps und -Strategien besprochen.

Anwendbare Technologien

• 7 Series und UltraScale FPGAs

Voraussetzungen

• Solide Kenntnisse in digitaler Schaltungstechnik
• Kenntnis der FPGA-Technologie, des Vivado Software Flows sowie grundlegendes Constraining
• Kenntnisse in VHDL oder Verilog