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Vitis HLS

Seit der Erfindung der FPGAs hat sich die Entwicklungsmethodik von der Eingabe mit Stromlaufplan bis hin zur Modellierung eines Systems auf RTL Ebene stetig verändert. Allerdings erfordern diese Methoden zusätzlich zur Beschreibung der gewünschten Funktionalität auch die genaue Definition der im FPGA abzubildenden Strukturen wie z.B. Pipelining, Latenz, Datendurchsatz oder Fläche. Die HLS Methodik ermöglicht es, C/C++ basierte Algorithmen vom Prozessorsystem auf Hardware (programmierbare Logik) auszulagern und in der abstrakten Systemmodellierung die Code-generierte Architektur weiter zu optimieren, und das ohne Kenntnis von Hardware Programmiersprachen. Die Verwendung der ‚C‘-basierenden Programmiersprachen wie ‚C‘, ‚C++‘ und ‚SystemC‘ automatisiert die Implementierung und die Optimierung des FPGAs durch die Umsetzung der ‚C‘ -basierenden Beschreibung auf die RTL Ebene.
Die signifikanten Vorteile der neuen Methodik bei der Verifikation und Implementierung sind offensichtlich. Z.B. kann ein in ‚C‘, ‚C++‘ oder ‚SystemC‘ beschriebener Algorithmus wahlweise auf Geschwindigkeit, Latenz, Fläche usw. automatisch umgesetzt werden und erlaubt somit einen einfachen Vergleich der Resultate. Die weit verbreitete Verifikation auf der ‚C‘ Ebene erlaubt zusätzlich die frühe Erkennung der Designfehler. Beide Vorteile können daher die Entwicklungszeit der FPGA Projekte erheblich verkürzen und die Qualität steigern.


Anwendbare Technologien

  • XILINX FPGAs, SoC, MPSoC & RFSoC
  • Xilinx ACAPs

Voraussetzungen

  • Grundkenntnisse der Programmiersprache C
  • Grundkenntnisse einer FPGA Architektur

Termine


29.08.2022 | Freiburg
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07.11.2022 | Stuttgart
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Dauer und Kosten


Dauer: 3 Tage

Kosten: 2.100,00 €
netto pro Teilnehmer inklusive ausführlicher Schulungsunterlagen sowie Pausengetränke und Mittagessen

Ansprechpartner


Michael Schwarz

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