Webinar "Secure Boot Features and Secure Boot Overview for Xilinx Versal ACAP" -jetzt anmelden-

Vitis Tools for Acceleration - Creating a RTL Kernel: from HDL to reusable packaged Kernel - WEBINAR

The Webinar will review the acceleration design flow with the Xilinx Vitis tools. While the high level design entry methods range from HLS to Model Composer there is provision for re-using RTL Modules within this design flow as well. This is the main target of the presentation and will explain the dependencies and steps to take to seamlessly fit legacy RTL code into acceleration design flows.

 

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Termin:

Falls Ihnen der Termin nicht zusagt haben Sie weiterhin die Möglichkeit dieses Webinar anzusehen. Das Webinar wird aufgenommen und ist danach "on demand" verfügbar. 

Live:

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Sprache:

Die Kurssprache ist englisch.


Anwendbare Technologien

  • Vitis unified software environment

Voraussetzungen

  • Keine

Termine


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Dauer und Kosten


Dauer: 1 Stunde

Kosten: 0,00 €
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Ansprechpartner


Michael Schwarz