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UVM Made Easy for FPGA Designers

Heutige FPGA Designs haben sich zu SoC Designs hin entwickelt, so dass deren Komplexität einen Grad erreicht hat, der vor einigen Jahren noch für ASIC Designs charakteristisch war. Die Aufgabe, für die vollständige Verifikation eines solchen Systems Testbenches zu schreiben, ist zu einer großen Herausforderung geworden. Unterschiedliche Verifikationsmethoden haben dies auf unterschiedliche Arten adressiert. Der umfassendste Ansatz ist die Universal Verification Methodology, UVM. Diese wurde nun auch zum Standard (IEEE 1800.2-2017). Sie stellt SystemVerilog Basisverifikationskomponenten zur Verfügung, mit denen eine Testbench- Infrastruktur erstellt werden kann, die sehr stark die Wiederverwendbarkeit unterstützt. Wegen der Komplexität der UVM Bibliothek ist das Erstellen einer Testbench eine zeitaufwändige Aufgabe und erfordert umfassendes Wissen über die Möglichkeiten, die die Bibliothek bietet. Um die Verifikationsingenieure beim initialen Erstellen einer Testbench Infrastruktur zu unterstützen, wurde das UVM-Framework entwickelt. Mit diesem kann eine UVM Testbench sehr schnell erstellt werden und durch Änderungen an wenigen Stellen wird diese innerhalb weniger Stunden simulierbar. Der Workshop „UVM Made Easy for FPGA designers“ wird die wichtigsten UVM Bausteine vorstellen, und damit die Grundlagen für das Funktionieren einer UVM Testbench, den Prozess der Instanzbildung und die Kommunikation zwischen den UVM Komponenten und dem DUT, vermitteln. Darauf aufbauend werden die UVM Framework Verifikationsbausteine und das auf Python basierende API. Die Teilnehmer werden in dem Übungsteil eine UVM Testbench mit dem UVM Framework für ein einfaches Beispiel- Design in mehreren Schritten erstellen. Am Ende des Workshops werden die Teilnehmer in der Lage sein, das UVM Framework API zu nutzen, um eine Testbench Infrastruktur für ihr eigenes FPGA Design zu generieren.

Zielgruppe:

  • FPGA Design- und Verifikationsingenieure

Ziele:

  • Verifikation – Ansätze und Methodiken
  • UVM – Grundlagen und Prinzipien
  • UVM Framework – Bibliothekskomponenten, Struktur und API

Anwendbare Technologien

  • keine

Voraussetzungen

  • Grundkenntnisse von SystemVerilog und OOP (Objekt orientierte Programmierung) sind von Vorteil

Termine


25.02.2021 | Frankfurt
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22.04.2021 | München
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29.07.2021 | Berlin
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14.10.2021 | Freiburg
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Dauer und Kosten


Dauer: 2 Tage

Kosten: 1.500,00 €
netto pro Teilnehmer inklusive ausführlicher Schulungsunterlagen sowie Pausengetränke und Mittagessen

Ansprechpartner


Michael Schwarz