Webinar "Understanding Versal: The Adaptable Engines" -jetzt anmelden-

Understanding Versal: The Adaptable Engines - WEBINAR

This is the third webinar of the PLC2 series: Understanding Versal.

This session will focus on the hardware adaptable architecture of Versal ACAP which provides the capability of hardware programmability to adapt all the Versal engines with additional digital functions and required interfaces. Based on UltraScale+ technology the Versal adaptable engines provide an improved and denser architecture as in previous technologies. The adaptable engines include the Configurable logic block (CLB), Block RAM memory array, and the UltraRAM memory array. The CLB and LUT architecture will be described in detail, the inclusion of latches and registers and using the memory resources of LUTRAM, BlockRAM, and UltraRAM, and which configurations can be used. And finally, the clock regions including the XPLLs, the on-chip topology and the clock routing structure, clock trees, clock buffers, and their management will be described.

 

Registrierung:

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Termin:

Falls Ihnen der Termin nicht zusagt haben Sie weiterhin die Möglichkeit dieses Webinar anzusehen. Das Webinar wird aufgenommen und ist danach "on demand" verfügbar. 

Live:

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Sprache:

Die Kurssprache ist englisch.


Anwendbare Technologien

  • XILINX Versal ACAP
  • Versal ACAP

Voraussetzungen

  • Keine

Termine


21.02.2023 | Online
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Dauer und Kosten


Dauer: 1 Stunde

Kosten: 0,00 €
PLC2 FREE LIVE WEBINAR

Ansprechpartner


Michael Schwarz