Timing Constraints

Die Entwicklung komplexer FPGAs mit anspruchsvollen Timingvorgaben stellt den Anwender vor neue Herausforderungen. Vorgehensweisen wie z.B. „Floorplanning“, „Relationally Placed Macros (RPM)“, „Incremental/ Modular Design“ und spezielle zeitgesteuerte Implementierungsverfahren mit Hilfe sogenannter Timing Constraints können hier sehr hilfreich sein.
Der 2-tägige Workshop „Timing Constraints“ konzentriert sich auf solche zeitgesteuerte Implementierungsverfahren und richtet sich an FPGA Designer mit solidem XILINX FPGA Grundlagenwissen.
Nach einer detaillierten Vorstellung des für die statische Timing Analyse verwendeten Werkzeuges TRACE werden typische Timingfehler und deren Ursachen analysiert. Ebenso lernen Sie wie diese Timingfehler behoben werden können. Basierend auf der von XILINX entwickelten „Timing Closure“ Strategie wird dann die gesamte verfügbare Bandbreite der vorhandenen Timing Constraints vorgestellt. Behandelte Themen sind u.a. die Anwendung globaler Timing Constraints auf einfache synchrone Schaltungen sowie die Definition komplexer spezifischer Pfade, wie z.B. Multi Cycle Constraints, FALSE PATH, bei allgemeinen Schaltungen. Neben der Möglichkeit diese Constraints mit dem XILINX Constraint Editor einzugeben wird auch die effiziente Methode der direkten Timingspezifikation im UCF File geschult.

Um die theoretischen Inhalte zu vertiefen kann optional ein dritter Tag gebucht werden. In diesem optionalen Teil wird anhand eines konkreten, komplexen FPGA Designs die zuvor erlernten Strategien in der Praxis angewendet.


Anwendbare Technologien

  • alle FPGA Technologien bis einschließlich 7-Series , ISE Design System

Voraussetzungen

  • Detaillierte Kenntnisse des ISE Design System

Termine


Auf Anfrage
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Dauer und Kosten


Dauer: 3 Tage

Kosten: 2.100,00 €
netto pro Teilnehmer inklusive ausführlicher Schulungsunterlagen sowie Pausengetränke und Mittagessen

Ansprechpartner


Michael Schwarz