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VIVADO HLS

Frankfurt / Freiburg / Stuttgart / München

Seit der Erfindung der FPGAs hat sich die Entwicklungsmethodik von der Eingabe mit Stromlaufplan bis hin zur Modellierung eines Systems auf RTL Ebene stetig verändert. Allerdings erfordern diese Methoden zusätzlich zur Beschreibung der gewünschten Funktionalität auch die genaue Definition der im FPGA abzubildenden Strukturen wie z.B. Pipe Lining, Latenz, Datendurchsatz oder Fläche. Die neue, als HLS bezeichnete Methode, entlastet den FPGA Entwickler durch eine Systemmodellierung auf einer abstrakten Ebene. Die HLS erlaubt es dem FPGA Designer sich nur auf die gewünschte Funktionalität zu konzentrieren, ohne die exakte Implementierungsart definieren zu müssen. Die Verwendung der ‚C‘-basierenden Programmiersprachen wie ‚C‘, ‚C++‘ und ‚SystemC‘ automatisiert die Implementierung und die Optimierung des FPGAs durch die Umsetzung der ‚C‘ -basierenden Beschreibung auf die RTL Ebene. Die signifikanten Vorteile der neuen Methodik bei der Verifikation und Implementierung sind offensichtlich. Z.B. kann ein in ‚C‘, ‚C++‘ oder ‚SystemC‘ beschriebener Algorithmus wahlweise auf Geschwindigkeit, Latenz, Fläche usw. automatisch umgesetzt werden und erlaubt somit einen einfachen Vergleich der Resultate. Die weit verbreitete Verifikation auf der ‚C‘ Ebene erlaubt zusätzlich die frühe Erkennung der Designfehler. Beide Vorteile können daher die Entwicklungszeit der FPGA Projekte erheblich verkürzen und die Qualität steigern.


Anwendbare Technologien

XILINX FPGAs

ZYNQ Derivate


Voraussetzungen

Grundlagenwissen in VHDL / Verilog sind von Vorteil

Grundlagenwissen in C-Sprachen sind von Vorteil

Termine


04.02.2019 in Frankfurt
13.05.2019 in Freiburg
19.08.2019 in Stuttgart
25.11.2019 in München

Dauer und Kosten


Dauer in Tagen: 3Kosten: € 2.100,00 (netto pro Teilnehmer inkl. ausführlichen Schulungsunterlagen sowie Pausengetränken und Mittagessen)

Ansprechpartner


Michael Schwarz

Michael Schwarz

+49 (0) 7664 91313-15
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