DDR4 Interfacing with XILINX FPGAs

Die neuen XILINX Architekturen gestatten sehr schnelle Interfaces zu externen Speichern. Dabei kommen weiterentwickelte Strukturen auf den Devices und ein neuer Wizard zum Generieren der Controller zum Einsatz.
Mit den neuen UltraScale Architekturen verlagern sich verstärkt Realisierungsherausforderungen vom Chiplevel hin zum Boardlevel. Die sehr hohen Datenraten erfordern extreme Sorgfalt im PCB-Design.
Der 3-tägige Workshop “DDR4 Interfacing with XILINX FPGAs“ richtet sich sowohl an Hardwaredesigner als auch an Systemarchitekten und Layoutdesigner, die DDR4 Interfaces erfolgreich im System einsetzen wollen.
Mit diesem Workshop wird der Entwickler in die Lage versetzt, die verfügbaren Optionen der IOBs und Taktressourcen effektiv einzusetzen. Dabei stehen auch die Belange der Signalintegrität im Vordergrund. Es werden sowohl die Parameter der Signalqualität als auch das Timing eingehend behandelt. Anhand eines Boards mit DDR4 Memories werden praktische Design- und Verifikationsbeispiele erläutert. Die PCB-Level Simulationsoptionen werden ausführlich vorgestellt und mittels Übungen demonstriert. Im Kurs werden Richtlinien für eine erfolgreiche Realisierung von schnellen Memory-Interfaces erarbeitet. Methodische Hinweise zur erfolgreichen DDR4 Realisierung runden den Workshop ab.


Anwendbare Technologien

  • UltraScale FPGAs
  • MPSoC Familien
  • Versal ACAP

Voraussetzungen

  • Grundlegende Kenntnisse über VHDL
  • Grundlegende Kenntnisse über FPGA-Implementierung

Termine


01.12.2020 | Stuttgart
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08.02.2021 | Berlin
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19.07.2021 | Frankfurt
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01.12.2021 | Stuttgart
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Dauer und Kosten


Dauer: 3 Tage

Kosten: 2.100,00 €
netto pro Teilnehmer inklusive ausführlicher Schulungsunterlagen sowie Pausengetränke und Mittagessen

Ansprechpartner


Michael Schwarz

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